多语言商城网站开发,一个vps主机放两个网站 速度,画江湖网站开发文档,合肥做网站是什么赛灵思官方提供了cordic(coordinate rotational digital computer) ip核实现直角坐标极坐标变化#xff0c;三角函数的操作。我介绍下它进行反正切求解的使用#xff1a;新建个简单工程#xff1a;bd如下进行ip设置#xff0c;选择运算位反正切后#xff0c;ip端口回自动变…赛灵思官方提供了cordic(coordinate rotational digital computer) ip核实现直角坐标极坐标变化三角函数的操作。我介绍下它进行反正切求解的使用新建个简单工程bd如下进行ip设置选择运算位反正切后ip端口回自动变为上图再引出2个总线和时钟xilinx的ip核不少是基于AXI4-Stream总线这里使用并不复杂默认只有2个信号一个数据线tdata一个握手信号tvalidtvalid拉高时数据信号有效。确定了输入输出位宽后系统会自动求解出需要的延时latency。这里说一句AXI-Stream总线收发基于byte的无论输入什么位宽最后都是8的整数倍。所以需要参照UG放置好有效输入位和分解输出位。如果输入输出位宽恰好不是8的倍数那么tdata位宽是大于设定的值的。所以需要上图提到进行填充(PAD)比如我输入20位x和y加起来40位那么输入S_AXIS的位宽是48我要在0-19放x20-23放填充数据(随意我用0)24-43放y44-47放填充数据。必须保证0-19和24-25分别是我的x和y。atany/x要求输入必须是[-1,1]所以如果数据不是这个区间还需要进行归一化处理(可以用除法器div_gen ip核这里不做介绍了)。上图是一个简单的示例介绍输入输出的定点小数格式。整数部分的第一位是符号位小数部分没有符号位是正的。※Q格式小数点位于第 n 位元之右侧称为Qn 格式。这里关于二进制小数表示可以看下这个https://blog.csdn.net/AaricYang/article/details/87882868。整数的每一位权重是2^(n-1) 111就是2^22^12^07小数部分的权重是2^(-n) 0.111就是2^(-1)2^(-2)2^(-3)0.875这里我觉得还有一个细节问题。如果输入的数值x或y是负数小数比如1100常规默认符号位第一位第二位开始就是小数部分了所以1010就是1.010 -10.25 -0.75这种符号位后一位就是小数部分的第一位的格式就是vivado 除法器ip输出小数的格式。也可以说这种是0Qn format即符号位后0位就是小数。但是cordic ip输入要求 1Qn format符号位结束后1位才是小数格式(为了兼容恰好等于±1的情况)那么刚刚1010就不可以直接作为cordic ip核的输入1010按照1Qn format第3位才是小数部分1010就是10.10 -1.5 因为整数部分是10反码01补码10为2因为是负数所以-2小数部分是0.5最终结果是-20.51.5。这样就不符合cordic ip核输入要求了。从0Qn改为1Qn为了满足如果是绝对值小于1的数只要在符号位后重复符号位就可以了1 010改为11 010这样就可以正常输入到cordic中了。timescale 1 ns / 1psmodulecordic_tb_top;regaclk;wire [31:0]M_AXIS_DOUT_0_tdata;wireM_AXIS_DOUT_0_tvalid;reg [47:0]S_AXIS_CARTESIAN_0_tdata;regS_AXIS_CARTESIAN_0_tvalid;integer handle;initial beginaclk0;S_AXIS_CARTESIAN_0_tvalid1b0;S_AXIS_CARTESIAN_0_tdatab0;endinitial handle $fopen(D:/FPGAcode/_file/cordic.txt);//打开文件always #10 aclk~aclk;localparam PAD(48-20*2)/2;always(posedge aclk) beginS_AXIS_CARTESIAN_0_tvalid1b1;S_AXIS_CARTESIAN_0_tdata{{PAD{1b0}},{3b000,17b0},{PAD{1b0}},{3b111,17b0}};endalways(posedge aclk) beginif(M_AXIS_DOUT_0_tvalid)$fdisplay(handle,%b,M_AXIS_DOUT_0_tdata);//写数据enddesign_1_wrapper design_1_i(.M_AXIS_DOUT_0_tdata(M_AXIS_DOUT_0_tdata),.M_AXIS_DOUT_0_tvalid(M_AXIS_DOUT_0_tvalid),.S_AXIS_CARTESIAN_0_tdata(S_AXIS_CARTESIAN_0_tdata),.S_AXIS_CARTESIAN_0_tvalid(S_AXIS_CARTESIAN_0_tvalid),.aclk_0(aclk));endmodule给个简单的testbench在modelsim中可以设置小数位数显示出具体的数值。如果自己参考文献用HDL实现一个CORDIC算法的模块应该是很不错了。但是我偷懒直接用现成IP了
