做网站建设的销售薪水,和目网站,北京seo网站内部优化,广州乐地网站建设公司使用A7-35T FGG484的FPGA开发板bank16上的IO作为差分LVDS的输入输出#xff0c;搭建输入输出测试工程发现LVDS可以输入、无法输出。查阅UG471#xff0c;找到如下信息#xff1a; 手册中已经针对A7的LVDS做了明确的应用说明#xff1a;
#xff08;1#xff09;HP bank上… 使用A7-35T FGG484的FPGA开发板bank16上的IO作为差分LVDS的输入输出搭建输入输出测试工程发现LVDS可以输入、无法输出。查阅UG471找到如下信息 手册中已经针对A7的LVDS做了明确的应用说明
1HP bank上的lvds io使用LVDS电平标准作为输出使用时bank电压必须为1.8V作为输入使用时必须使用内部差分端接可通过打开原语中的属性DIFF_TERM TRUE。
2HR bank上的lvds io使用LVDS_25电平标准作为输出使用时bank电压必须为2.5V 作为输入使用时必须使用内部差分端接可通过打开原语中的属性DIFF_TERM TRUE。 查阅DS180确认A7-35T FGG484的bank属性 可以看到该型号的FPGA只有HR bank。 定位到开发板的bank16作为HR BANK供电使用的是3.3V供电不满足LVDS输出的要求直接将当前5V转3.3V的LDO吹下外接稳压源调至2.5V进行测试发现LVDS输出正常。后续将对应的LDO型号进行pin2pin更换可以正常输出LVDS差分信号。
